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// Copyright     :  Copyright (C) 2019, Hisilicon Technologies Co. Ltd.
// File name     :  stlisch_reg_offset.h
// Project line  :  Platform And Key Technologies Development
// Department    :  CAD Development Department
// Author        :  xxx
// Version       :  1.0
// Date          :  2018/9/28
// Description   :  The description of xxx project
// Others        :  Generated automatically by nManager V5.1
// History       :  xxx 2019/05/07 10:21:41 Create file
// ******************************************************************************

#ifndef STLISCH_REG_OFFSET_H
#define STLISCH_REG_OFFSET_H

/* QU_STLISCH_CSR Base address of Module's Register */
#define CSR_QU_STLISCH_CSR_BASE (0x2000)

/* **************************************************************************** */
/*                      QU_STLISCH_CSR Registers' Definitions                            */
/* **************************************************************************** */

#define CSR_QU_STLISCH_CSR_CNB_INT_VECTOR_REG (CSR_QU_STLISCH_CSR_BASE + 0x0)              /* 中断向量 */
#define CSR_QU_STLISCH_CSR_ISCH_INT_REG (CSR_QU_STLISCH_CSR_BASE + 0x4)                    /* 中断状态 */
#define CSR_QU_STLISCH_CSR_ISCH_INT_EN_REG (CSR_QU_STLISCH_CSR_BASE + 0x8)                 /* 中断使能。 */
#define CSR_QU_STLISCH_CSR_ISCH_TH_RLS_E_ERROR_STATUS_REG (CSR_QU_STLISCH_CSR_BASE + 0xC)  /* 释放线程ID错误 */
#define CSR_QU_STLISCH_CSR_ISCH_TH_RLS_C_ERROR_STATUS_REG (CSR_QU_STLISCH_CSR_BASE + 0x10) /* 线程释放冲突。 */
#define CSR_QU_STLISCH_CSR_ISCH_TIME_OUT_ERROR_STATUS_REG (CSR_QU_STLISCH_CSR_BASE + 0x14) /* 线程占用超时中断 */
#define CSR_QU_STLISCH_CSR_ISCH_BP_STATUS_REG (CSR_QU_STLISCH_CSR_BASE + 0x18)             /* ISCH反压状态寄存器 */
#define CSR_QU_STLISCH_CSR_ISCH_BP_CTRL_REG (CSR_QU_STLISCH_CSR_BASE + 0x1C)               /* ISCH反压控制寄存器 */
#define CSR_QU_STLISCH_CSR_ISCH_FORCE_RLS_CTRL_REG (CSR_QU_STLISCH_CSR_BASE + 0x20)        /* ISCH强制释放寄存器 */
#define CSR_QU_STLISCH_CSR_ISCH_MOD_REG (CSR_QU_STLISCH_CSR_BASE + 0x24)                   /* ISCH模式控制寄存器 */
#define CSR_QU_STLISCH_CSR_ISCH_TILE_EN_REG (CSR_QU_STLISCH_CSR_BASE + 0x28)               /* TILE使能开关 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_0_REG (CSR_QU_STLISCH_CSR_BASE + 0x30)           /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_1_REG (CSR_QU_STLISCH_CSR_BASE + 0x34)           /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_2_REG (CSR_QU_STLISCH_CSR_BASE + 0x38)           /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_3_REG (CSR_QU_STLISCH_CSR_BASE + 0x3C)           /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_4_REG (CSR_QU_STLISCH_CSR_BASE + 0x40)           /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_5_REG (CSR_QU_STLISCH_CSR_BASE + 0x44)           /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_6_REG (CSR_QU_STLISCH_CSR_BASE + 0x48)           /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_7_REG (CSR_QU_STLISCH_CSR_BASE + 0x4C)           /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_8_REG (CSR_QU_STLISCH_CSR_BASE + 0x50)           /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_9_REG (CSR_QU_STLISCH_CSR_BASE + 0x54)           /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_10_REG (CSR_QU_STLISCH_CSR_BASE + 0x58)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_11_REG (CSR_QU_STLISCH_CSR_BASE + 0x5C)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_12_REG (CSR_QU_STLISCH_CSR_BASE + 0x60)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_13_REG (CSR_QU_STLISCH_CSR_BASE + 0x64)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_14_REG (CSR_QU_STLISCH_CSR_BASE + 0x68)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_15_REG (CSR_QU_STLISCH_CSR_BASE + 0x6C)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_16_REG (CSR_QU_STLISCH_CSR_BASE + 0x70)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_17_REG (CSR_QU_STLISCH_CSR_BASE + 0x74)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_18_REG (CSR_QU_STLISCH_CSR_BASE + 0x78)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_19_REG (CSR_QU_STLISCH_CSR_BASE + 0x7C)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_20_REG (CSR_QU_STLISCH_CSR_BASE + 0x80)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_21_REG (CSR_QU_STLISCH_CSR_BASE + 0x84)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_22_REG (CSR_QU_STLISCH_CSR_BASE + 0x88)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_23_REG (CSR_QU_STLISCH_CSR_BASE + 0x8C)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_24_REG (CSR_QU_STLISCH_CSR_BASE + 0x90)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_25_REG (CSR_QU_STLISCH_CSR_BASE + 0x94)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_26_REG (CSR_QU_STLISCH_CSR_BASE + 0x98)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_27_REG (CSR_QU_STLISCH_CSR_BASE + 0x9C)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_28_REG (CSR_QU_STLISCH_CSR_BASE + 0xA0)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_29_REG (CSR_QU_STLISCH_CSR_BASE + 0xA4)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_30_REG (CSR_QU_STLISCH_CSR_BASE + 0xA8)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_31_REG (CSR_QU_STLISCH_CSR_BASE + 0xAC)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_32_REG (CSR_QU_STLISCH_CSR_BASE + 0xB0)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_33_REG (CSR_QU_STLISCH_CSR_BASE + 0xB4)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_34_REG (CSR_QU_STLISCH_CSR_BASE + 0xB8)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_35_REG (CSR_QU_STLISCH_CSR_BASE + 0xBC)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_36_REG (CSR_QU_STLISCH_CSR_BASE + 0xC0)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_37_REG (CSR_QU_STLISCH_CSR_BASE + 0xC4)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_38_REG (CSR_QU_STLISCH_CSR_BASE + 0xC8)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_39_REG (CSR_QU_STLISCH_CSR_BASE + 0xCC)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_40_REG (CSR_QU_STLISCH_CSR_BASE + 0xD0)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_41_REG (CSR_QU_STLISCH_CSR_BASE + 0xD4)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_42_REG (CSR_QU_STLISCH_CSR_BASE + 0xD8)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_43_REG (CSR_QU_STLISCH_CSR_BASE + 0xDC)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_44_REG (CSR_QU_STLISCH_CSR_BASE + 0xE0)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_45_REG (CSR_QU_STLISCH_CSR_BASE + 0xE4)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_46_REG (CSR_QU_STLISCH_CSR_BASE + 0xE8)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_47_REG (CSR_QU_STLISCH_CSR_BASE + 0xEC)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_48_REG (CSR_QU_STLISCH_CSR_BASE + 0xF0)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_49_REG (CSR_QU_STLISCH_CSR_BASE + 0xF4)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_50_REG (CSR_QU_STLISCH_CSR_BASE + 0xF8)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_51_REG (CSR_QU_STLISCH_CSR_BASE + 0xFC)          /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_52_REG (CSR_QU_STLISCH_CSR_BASE + 0x100)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_53_REG (CSR_QU_STLISCH_CSR_BASE + 0x104)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_54_REG (CSR_QU_STLISCH_CSR_BASE + 0x108)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_55_REG (CSR_QU_STLISCH_CSR_BASE + 0x10C)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_56_REG (CSR_QU_STLISCH_CSR_BASE + 0x110)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_57_REG (CSR_QU_STLISCH_CSR_BASE + 0x114)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_58_REG (CSR_QU_STLISCH_CSR_BASE + 0x118)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_59_REG (CSR_QU_STLISCH_CSR_BASE + 0x11C)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_60_REG (CSR_QU_STLISCH_CSR_BASE + 0x120)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_61_REG (CSR_QU_STLISCH_CSR_BASE + 0x124)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_62_REG (CSR_QU_STLISCH_CSR_BASE + 0x128)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_63_REG (CSR_QU_STLISCH_CSR_BASE + 0x12C)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_64_REG (CSR_QU_STLISCH_CSR_BASE + 0x130)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_65_REG (CSR_QU_STLISCH_CSR_BASE + 0x134)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_66_REG (CSR_QU_STLISCH_CSR_BASE + 0x138)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_67_REG (CSR_QU_STLISCH_CSR_BASE + 0x13C)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_68_REG (CSR_QU_STLISCH_CSR_BASE + 0x140)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_69_REG (CSR_QU_STLISCH_CSR_BASE + 0x144)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_70_REG (CSR_QU_STLISCH_CSR_BASE + 0x148)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_71_REG (CSR_QU_STLISCH_CSR_BASE + 0x14C)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_72_REG (CSR_QU_STLISCH_CSR_BASE + 0x150)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_73_REG (CSR_QU_STLISCH_CSR_BASE + 0x154)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_74_REG (CSR_QU_STLISCH_CSR_BASE + 0x158)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_75_REG (CSR_QU_STLISCH_CSR_BASE + 0x15C)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_76_REG (CSR_QU_STLISCH_CSR_BASE + 0x160)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_77_REG (CSR_QU_STLISCH_CSR_BASE + 0x164)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_78_REG (CSR_QU_STLISCH_CSR_BASE + 0x168)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_79_REG (CSR_QU_STLISCH_CSR_BASE + 0x16C)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_80_REG (CSR_QU_STLISCH_CSR_BASE + 0x170)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_81_REG (CSR_QU_STLISCH_CSR_BASE + 0x174)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_82_REG (CSR_QU_STLISCH_CSR_BASE + 0x178)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_83_REG (CSR_QU_STLISCH_CSR_BASE + 0x17C)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_84_REG (CSR_QU_STLISCH_CSR_BASE + 0x180)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_85_REG (CSR_QU_STLISCH_CSR_BASE + 0x184)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_86_REG (CSR_QU_STLISCH_CSR_BASE + 0x188)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_87_REG (CSR_QU_STLISCH_CSR_BASE + 0x18C)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_88_REG (CSR_QU_STLISCH_CSR_BASE + 0x190)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_89_REG (CSR_QU_STLISCH_CSR_BASE + 0x194)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_90_REG (CSR_QU_STLISCH_CSR_BASE + 0x198)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_91_REG (CSR_QU_STLISCH_CSR_BASE + 0x19C)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_92_REG (CSR_QU_STLISCH_CSR_BASE + 0x1A0)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_93_REG (CSR_QU_STLISCH_CSR_BASE + 0x1A4)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_94_REG (CSR_QU_STLISCH_CSR_BASE + 0x1A8)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CORE0_CFG_95_REG (CSR_QU_STLISCH_CSR_BASE + 0x1AC)         /* core属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_0_REG (CSR_QU_STLISCH_CSR_BASE + 0x1B0)        /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_1_REG (CSR_QU_STLISCH_CSR_BASE + 0x1B4)        /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_2_REG (CSR_QU_STLISCH_CSR_BASE + 0x1B8)        /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_3_REG (CSR_QU_STLISCH_CSR_BASE + 0x1BC)        /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_4_REG (CSR_QU_STLISCH_CSR_BASE + 0x1C0)        /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_5_REG (CSR_QU_STLISCH_CSR_BASE + 0x1C4)        /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_6_REG (CSR_QU_STLISCH_CSR_BASE + 0x1C8)        /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_7_REG (CSR_QU_STLISCH_CSR_BASE + 0x1CC)        /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_8_REG (CSR_QU_STLISCH_CSR_BASE + 0x1D0)        /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_9_REG (CSR_QU_STLISCH_CSR_BASE + 0x1D4)        /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_10_REG (CSR_QU_STLISCH_CSR_BASE + 0x1D8)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_11_REG (CSR_QU_STLISCH_CSR_BASE + 0x1DC)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_12_REG (CSR_QU_STLISCH_CSR_BASE + 0x1E0)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_13_REG (CSR_QU_STLISCH_CSR_BASE + 0x1E4)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_14_REG (CSR_QU_STLISCH_CSR_BASE + 0x1E8)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_15_REG (CSR_QU_STLISCH_CSR_BASE + 0x1EC)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_16_REG (CSR_QU_STLISCH_CSR_BASE + 0x1F0)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_17_REG (CSR_QU_STLISCH_CSR_BASE + 0x1F4)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_18_REG (CSR_QU_STLISCH_CSR_BASE + 0x1F8)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_19_REG (CSR_QU_STLISCH_CSR_BASE + 0x1FC)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_20_REG (CSR_QU_STLISCH_CSR_BASE + 0x200)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_21_REG (CSR_QU_STLISCH_CSR_BASE + 0x204)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_22_REG (CSR_QU_STLISCH_CSR_BASE + 0x208)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_23_REG (CSR_QU_STLISCH_CSR_BASE + 0x20C)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_24_REG (CSR_QU_STLISCH_CSR_BASE + 0x210)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_25_REG (CSR_QU_STLISCH_CSR_BASE + 0x214)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_26_REG (CSR_QU_STLISCH_CSR_BASE + 0x218)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_27_REG (CSR_QU_STLISCH_CSR_BASE + 0x21C)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_28_REG (CSR_QU_STLISCH_CSR_BASE + 0x220)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_29_REG (CSR_QU_STLISCH_CSR_BASE + 0x224)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_30_REG (CSR_QU_STLISCH_CSR_BASE + 0x228)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_31_REG (CSR_QU_STLISCH_CSR_BASE + 0x22C)       /* channel属性配置 */
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#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_34_REG (CSR_QU_STLISCH_CSR_BASE + 0x238)       /* channel属性配置 */
#define CSR_QU_STLISCH_CSR_ISCH_CHANNEL_CFG_35_REG (CSR_QU_STLISCH_CSR_BASE + 0x23C)       /* channel属性配置 */
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#define CSR_QU_STLISCH_CSR_ISCH_4IQ_CFG_103_REG (CSR_QU_STLISCH_CSR_BASE + 0x44C)          /* IQ属性配置 */
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#define CSR_QU_STLISCH_CSR_ISCH_4IQ_CFG_105_REG (CSR_QU_STLISCH_CSR_BASE + 0x454)          /* IQ属性配置 */
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#define CSR_QU_STLISCH_CSR_ISCH_4IQ_CFG_107_REG (CSR_QU_STLISCH_CSR_BASE + 0x45C)          /* IQ属性配置 */
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#define CSR_QU_STLISCH_CSR_ISCH_4TH_STA_86_REG (CSR_QU_STLISCH_CSR_BASE + 0x608)           /* 线程状态寄存器 */
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#define CSR_QU_STLISCH_CSR_ISCH_RLS_E_CNT_REG (CSR_QU_STLISCH_CSR_BASE + 0x850)    /* 释放线程ID不存在错误计数器。 */
#define CSR_QU_STLISCH_CSR_ISCH_RLS_C_CNT_REG (CSR_QU_STLISCH_CSR_BASE + 0x854)    /* 释放线程状态错误计数器。 */
#define CSR_QU_STLISCH_CSR_ISCH_TIME_OUT_CNT_REG (CSR_QU_STLISCH_CSR_BASE + 0x858) /* 超时错误计数器。 */
#define CSR_QU_STLISCH_CSR_ISCH_RLS_E_REG (CSR_QU_STLISCH_CSR_BASE + 0x85C)        /* 释放线程ID不存在错误线程。 */
#define CSR_QU_STLISCH_CSR_ISCH_RLS_C_REG (CSR_QU_STLISCH_CSR_BASE + 0x860)        /* 释放线程状态错误线程。 */
#define CSR_QU_STLISCH_CSR_ISCH_RLS_CNT_REG (CSR_QU_STLISCH_CSR_BASE + 0x864)      /* 释放线程状态错误计数器。 */
#define CSR_QU_STLISCH_CSR_ISCH_ALC_CNT_REG (CSR_QU_STLISCH_CSR_BASE + 0x868)      /* 超时错误计数器。 */
#define CSR_QU_STLISCH_CSR_ISCH_TL_IDLE_TH_CNT_0_REG (CSR_QU_STLISCH_CSR_BASE + 0x870) /* 分配线程总数计数器。 */
#define CSR_QU_STLISCH_CSR_ISCH_TL_IDLE_TH_CNT_1_REG (CSR_QU_STLISCH_CSR_BASE + 0x874) /* 分配线程总数计数器。 */
#define CSR_QU_STLISCH_CSR_ISCH_TL_IDLE_TH_CNT_2_REG (CSR_QU_STLISCH_CSR_BASE + 0x878) /* 分配线程总数计数器。 */
#define CSR_QU_STLISCH_CSR_ISCH_TL_IDLE_TH_CNT_3_REG (CSR_QU_STLISCH_CSR_BASE + 0x87C) /* 分配线程总数计数器。 */

#endif // STLISCH_REG_OFFSET_H
